### Общее описание
Необходимо разработать модуль нормализации CVBS (PAL) сигнала, принятого на SDR приемник:
- демодуляция
- удаление постоянной составляющей
- автоматическая подстройка амплитуды сигнала
- при необходимости восстановление синхроимпульсов и уровня черного
Реализация на Verilog\SystemVerilog для плис Xilinx серии Artix 7. С передачей исходников по завершению работы.
### Общая схема
1. Демодуляция из потока IQ.
2. Вычитание постоянной составляющей сигнала (DC уровень).
3. Поиск синхроимпульсов для определения уровня вспышки в сигнале.
4. Расчет необходимого коэффициента масштабирования. Плавное применение коэффициента (без рывков).
5. Применение коэффициента на входящий поток данных.
### Формальные требования
1. На вход на ваш выбор может подаваться как исходный IQ сигнал (знаковые, 12 бит на 2 составляющие), так и AM демодулированный (беззнаковое, 16 бит, одна составляющая).
2. Частота дискретизации входных данных 15.36 MSPS.
3. Время подстройки DC не более 3 полукадров...
Видеть полную информацию и оставлять заявки могут только авторизованные пользователи.
Заказчик требует разработать модуль для нормализации CVBS (PAL) сигнала, который будет принимать сигнал на SDR приемник и выполнять несколько ключевых операций: демодуляцию, удаление постоянной составляющей, автоматическую подстройку амплитуды сигнала и восстановление синхроимпульсов при необходимости. Реализация должна быть выполнена на Verilog/SystemVerilog для ПЛИС Xilinx серии Artix 7, с передачей исходников по завершению работы. Важные требования включают частоту дискретизации 15.36 MSPS, минимизацию задержки и ресурсов, а также соответствие стандарту PAL. Качество работы блока будет оцениваться по качеству изображения на экране.
Для реализации этого задания могут потребоваться следующие навыки:
1. Знание Verilog/SystemVerilog и опыт работы с ПЛИС, особенно с Xilinx Artix 7.
2. Понимание принципов обработки сигналов, включая демодуляцию и нормализацию.
3. Опыт работы с алгоритмами автоматической подстройки gain и обработки видео сигналов.
4. Навыки в проектировании цифровых схем и оптимизации ресурсов.
5. Умение проводить симуляцию и тестирование разработанных модулей.
Здравствуйте, меня заинтересовал ваш проект по модулю нормализации CVBS для Artix-7. Готов реализовать на Verilog/SystemVerilog с передачей исходников, тестбенчами и документацией. Подход: демодуляция (если нужен — AM/IQ), вычитание DC через адаптивный фильтр, детектор синхроимпульсов + вычисление уровня вспышки, плавный AGC (фильтрация коэффициента), выход 12-bit unsigned @15.36 MSPS. Нужны: сырые записи для симуляции, целевые ограничения по ресурсам и предпочтительный инструмент сборки. Ориентировочные сроки — 2–4 недели в зависимости от детализации ТЗ и объёма тестовых данных. Готов обсудить дальнейшие детали.
Готов реализовать модуль нормализации CVBS (PAL) сигнала под Artix-7 с учётом ограничений по ресурсам и стабильной работы на реальном тракте
Предлагаю разбить реализацию на этапы:
Анализ предоставленной записи сигнала и уточнение формата входных данных (IQ или AM), интерфейса и условий интеграции.
Разработка архитектуры блока: демодуляция (при необходимости), DC removal, детектор синхроимпульсов, оценка уровня, AGC с плавной подстройкой.
Реализация на Verilog/SystemVerilog с учётом минимизации ресурсов (без избыточной математики, с фиксированной точкой).
Тестбенч + проверка на ваших записях (моделирование).
Подстройка коэффициентов для получения стабильного уровня синхроимпульсов (?0.3 шкалы) и корректного уровня чёрного.
Отдельно отмечу для ускорения и упрощения проекта рационально использовать уже AM-демодулированный сигнал на входе. Это снижает нагрузку на ПЛИС и ускоряет достижение стабильного результата.
AGC будет реализован с плавной адаптацией (без скачков), с контролем времени сходимости в пределах требований (до 1 полукадра). DC-компонента - через IIR/скользящую оценку.
Готов довести решение до состояния, при котором изображение на выходе стабильно и без заметных артефактов при изменении уровня входного сигнала.
11:33 04.05.26
Предпочтительный формат входа: IQ или уже AM-демодулированный поток?
Есть ли требования к интерфейсу (AXI-Stream, valid/ready, собственный протокол)?
Требуется ли восстановление строчной/кадровой синхронизации или достаточно нормализации уровня?
Есть ли ограничения по использованию DSP блоков и BRAM на Artix-7?
Планируется ли дальнейшая обработка сигнала после данного блока (например, декодирование видео)?
Так уж получилось, что мой основной технологический стек состоит из Java 1.8 (11) + Spring Boot для бэкенд-разработки и Java для Android. Я работаю с Java уже 4 года (впервые познакомился с ней в школе и влюбился на всю жизнь), Python — 2 года, Node.js — 2 года, Kotlin — 2 года, PHP — 1,5 года и React.js — 2 года. Все мои работы можно найти здесь: https://github.com/povilas1565. Поэтому неудивительно, что я делаю почти всё на Java (Kotlin), Python и Node.js. Я также разрабатываю простые веб-сайты с использованием React и статического HTML, CSS и JavaScript. Кроме того, я работаю с C#, React Native и Flutter. Я занимаюсь профессиональной публикацией и загрузкой приложений в Google Play. Я также являюсь штатным тестировщиком с 2,5-летним опытом работы в Tech Usta и Active Computers. У меня огромный опыт автоматизированного и ручного тестирования. Автоматизированное тестирование в основном проводится с помощью Postman, а ручное тестирование включает в себя полный анализ и полное использование консоли разработчика. Я всё сделаю быстро и точно. Последний год я разрабатывал Android-приложения в Nomadic Soft для игорной индустрии (букмекерские конторы, онлайн-казино и т. д.) с использованием Flutter и Kotlin. А точнее, последние 2 года я занимаюсь разработкой приложений для азартных игр в Nomadic Soft.
Здравствуйте. Работали с DSP и FPGA (Xilinx) - можем реализовать модуль нормализации CVBS под Artix-7 с учётом всех ограничений по таймингу и ресурсам.
Соберём тракт: демодуляция (при необходимости), DC-offset removal, детекция синхроимпульсов (по уровню гашения/строчной синхры), AGC с плавной подстройкой, нормализация под PAL уровни. Отдельно заложим устойчивость к шуму и переотражениям, чтобы картинка не “плавала”. Оптимизируем под ресурсы ПЛИС и частоту 15.36 MSPS.
Сделаем симуляцию на ваших записях, проверим динамику (DC <= 3 полукадра, AGC <= 1 полукадра), подготовим код (Verilog/SystemVerilog) и описание.
Вижу, что есть запись - стандартный формат IQ-дампа (complex float32), его можно сразу использовать для симуляции и верификации модуля
до тестирования на железе.
Уточню два момента:
1. Входной сигнал - IQ 12-бит или уже AM-демодулированный 16-бит? Если IQ - какова несущая частота относительно 15.36 MSPS (прямое преобразование или с ПЧ)?
2. Сырые записи передаёте только в .cf32, или есть ещё форматы?
Оставлять заявки могут только авторизованные пользователи.
ЦОС Масштабирование CVBS сигнала во времени
Реклама
ЦОС Масштабирование CVBS сигнала во времени
### Общее описание
Необходимо разработать модуль нормализации CVBS (PAL) сигнала, принятого на SDR приемник:
- демодуляция
- удаление постоянной составляющей
- автоматическая подстройка амплитуды сигнала
- при необходимости восстановление синхроимпульсов и уровня черного
Реализация на Verilog\SystemVerilog для плис Xilinx серии Artix 7. С передачей исходников по завершению работы.
### Общая схема
1. Демодуляция из потока IQ.
2. Вычитание постоянной составляющей сигнала (DC уровень).
3. Поиск синхроимпульсов для определения уровня вспышки в сигнале.
4. Расчет необходимого коэффициента масштабирования. Плавное применение коэффициента (без рывков).
5. Применение коэффициента на входящий поток данных.
### Формальные требования
1. На вход на ваш выбор может подаваться как исходный IQ сигнал (знаковые, 12 бит на 2 составляющие), так и AM демодулированный (беззнаковое, 16 бит, одна составляющая).
2. Частота дискретизации входных данных 15.36 MSPS.
3. Время подстройки DC не более 3 полукадров...